در دو فصل قبل، ابتدا ترانزیستورهای مبتنی بر نانولوله های کربنی (CNFET) ،تاریخچه ،مزایا و محدودیت های آن ها را به طور اجمال مورد بررسی قرار دادیم. در این فصل به مطالعه ،طراحی و تحلیل CMOS–OPAMP می پردازیم و با بهره گرفتن از HSPICE در تکنولوژی ۵۰nm مشخصه های تقویت کننده را شبیه سازی می کنیم.سپس در فصل چهارم ترانزیستورهای مبتنی بر سیلیکون(SI-FET) را با ترانزیستورهای مبتنی بر نانولوله کربنی(CNFET) جایگزین می کنیم تا CNFET-OPAMP ایجاد گردد و با بهره گرفتن از مدل فشرده استانفورد برای ناحیه کانال درونی نانولوله های تک دیواره ای(SWNTs) در ترانزیستورهای اثر میدانی مبتنی بر نانولوله کربنی (CNFET) ،مشخصه های CNFET-OPAMP را شبیه سازی می کنیم و در فصل پنجم مقایسه ای بین مشخصه های CMOS-OPAMP و CNFET-OPAMP ارائه می دهیم.
| برای دانلود متن کامل پایان نامه به سایت ۴۰y.ir مراجعه نمایید. |
تقویت کننده عملیاتی (op-amp) یک بلوک سازنده اصلی در طراحی مدار مجتمع آنالوگ می باشد.بلوک دیاگرام op-amp دو طبقه با بافر خروجی در شکل ۳-۱ نشان داده شده است. طبقه اول op-amp یک تقویت کننده تفاضلی است که به دنبال آن طبقه بهره مانند طبقه سورس مشترک و در پایان بافر خروجی قرار می گیرد. اگر op-amp برای راه اندازی بار خازنی به کار برده شود( که در بسیاری از سوییچ های خازنی یا کاربردهای تبدیل داده ها به کار می رود) از بافر خروجی استفاده نمی شود.اگر op-amp برای راه اندازی بار مقاومتی یا بار خازنی بزرگ یا ترکیبی از آن ها به کار رود از بافر خروجی استفاده می شود.
فراهم کننده بهره جریان مورد استفاده برای کاهش بهره در فرکانس های بالا(جبران ساز)
بافر طبقه گین تقویت کننده تفاضلی
شکل ۳-۱) بلوک دیاگرام op-amp دو طبقه با بافر خروجی
طراحی op-amp شامل تعیین مشخصات، انتخاب اندازه افزاره ها،شرایط بایاسینگ، جبران سازی جهت پایداری، شبیه سازی مشخصه های بهره حلقه باز(AoL)، نرخ مد مشترک در ورودی (CMR)،نسبت حذف مد مشترک (CMRR)، نسبت حذف منبع تغذیه(PSRR) ، نرخ ولتاژ خروجی، قابلیت سورس یا سینک بودن جریان و اتلاف توان می باشد.
۳-۱- op-amp دو طبقه
شکل ۳-۲ ، op-amp دو طبقه بیس را که با بهره گرفتن از یک تقویت کننده تفاضلی NMOS و یک تقویت کننده سورس مشترک PMOS (M7) تشکیل شده را نشان می دهد. M7 به گونه ای بایاس شده که جریانی هم اندازه با M3 و M4 داشته باشد(۱۰میکرو آمپر از جدول ۳-۱). همچنین اضافه کردن شبکه جبران ساز شامل خازن جبران ساز Cc, (جبران ساز میلر) و مقاومت حذف صفر Rz می باشد.چون op-amp بافر خروجی ندارد صرفا برای راه اندازی بارهای خازنی و مقاومتهای بسیار بزرگ به کار می رود (که با مقاومت خروجی یک ماسفت (مگا اهم) قابل قیاس می باشد).
شماتیک op-amp
شکل ۳-۲) op-amp دو طبقه بیس ]۵۳[
پارامترها از جدول ۳-۱ ،NMOS های لیبل نشده ۲/۵۰ و PMOS ها ۲/۱۰۰ هستند.تکنولوژی به کار رفته ۵۰nm می باشد.
جدول ۳-۱) پارامترهای نوعی برای طراحی آنالوگ با بهره گرفتن از فرایند CMOS کانال کوتاه(short-channel CMOS).این پارامترها تنها برای اندازه و جریان های مذکور صحیح هستند.[۵۴]
۳-۱-۱بهره حلقه باز فرکانس پایین AOLDC:
بهره حلقه باز فرکانس پایین op-amp با ضرب بهره هر طبقه به دست می آید:
بهره M7 بهره تقویت کننده تفاضلی
که در آن فرض می شود مقاومت خروجی بار منبع جریان کاسکد M8 ، از مقاومت خروجی M7 (rop) بزرگتر باشد. با بهره گرفتن از مقادیر جدول ۳-۱ ،مقدار ۸۳۲ را برای AOLDC به دست می آوریم.
۳-۱-۲ نرخ مد مشترک ورودی
کمینه ولتاژ مد مشترک از معادله ۳٫۲ و برابر با mV450 به دست می آید. بیشینه ولتاژ مد مشترک ورودی از معادله ۳٫۳ برابر با mV930 به دست می آید.
۳٫۲ VcMMIN = VGS1,2 + ۲ VDSsat
در معادله ۳٫۲ فرض می شود مینیمم ولتاژ منبع جریان برابر با ۲ VDSsa باشد.
۳٫۳ VCMMAX = VDD – VSG + VTHN
این بدان معناست که برای عملکرد صحیح op-amp دو طبقه، ولتاژهای ورودی (vp , vm) می بایست در محدوده mV450 تا mV930 قرار گیرند. اگر ولتاژهای ورودی از این حدود خارج شوند بهره op-amp افت می کند و این یعنی مداری که این op-amp در آن بکار رفته به درستی کار نمی کند.
شکل ۳-۳ جاروب DC را وقتی که ورودی معکوس (vm) در mV500 نگه داشته شده و ورودی غیر معکوس(vp ) از mV495 تا mV505 سوییپ می کند، را نشان می دهد.شیب این منحنی انتقال بهره حلقه باز DC این op-amp ( AOLDC)می باشد.
شکل ۳-۳) (a) منحنی انتقال DC برای op-amp شکل ۲-۳
(b) بهره (مشتق (a))
۳-۱-۳ توان مصرفی
جهت تعیین مقدار توان مصرفی op-amp ، جریان های تولید شده توسط منابع ثابت جریان را با هم جمع و نتیجه را در VDD ضرب می کنیم.در op-amp شکل ۳-۲ ،جریان M6 برابر با ۲۰ uA و جریان M8 برابر با ۱۰ uA است پس مجموع توان تلف شده(مصرفی) برابر با ۳۰ uW است( .(VDD = ۱ V
۳-۱-۴ سویینگ خروجی و قابلیت تولید/سینک جریان
بیشینه سویینگ خروجی (برای op-amp شکل ۳-۲) توسط M7 که به ناحیه ترایود می رود، محدود شده است.اگر بخواهیم در نهایت ولتاژ ۱۰۰ mV را در M7 داشته باشیم ،انگاه بیشینه ولتاژ خروجی ۹۰۰ mV خواهد بود.زمانی که M8 به ناحیه ترایود می رود تقریبا ۱۰۰ mV مقدار کمینه ولتاژ خروجی اتفاق می افتد.همانطور که در شکل ۳-۳-a دیده می شود ناحیه گین بالا (شیب بزرگ) در حدود Vout بین ۱۰۰ mV تا ۹۰۰ mV قرار می گیرد.بیشینه مقدار جریانی که این op-amp می تواند سینک کند با سینک جریان ثابت M8 یا ۱۰ uA محدود شده است. op-amp می تواند جریان نسبتا بزرگتر از ۱۰ uA را با پولینگ(خمیدگی) گیت ترانزیستور M7 به طرف پایین تولید کند.چون این توپولوژی می تواند جریان قابل ملاحظه ای تولید کند ، در کاربرد به عنوان یک تنظیم کننده ولتاژ مفید می باشد(چون op-amp در تنظیم کننده ولتاژ فقط تولید کننده جریان است).
۳-۱-۵ آفست
نوعی از آفست که تصادفی نیست ،آفست سیستمی است.زمانی که ماسفت های شکل ۳-۲ را اندازه دهی کردیم می دانستیم که M7باید به منبع ۱۰ uA و M8 به سینک ۱۰ uA متصل گردد.اگر M7 را به منبع ۱۰۰ uA وصل می کردیم اندازه آن از ۲/۱۰۰ به ۲/۱۰۰۰ تغییر می کرد.چون M8 یک بایاس ثابت ۱۰ uA می باشد ، M7 به ناحیه ترایود می رود تا زمانی که جریان ۱۰ uA که در M8 سینک می شود را تولید کند.با M7 ناحیه ترایود ولتاژ خروجی بسیار نزدیک به VDD خواهد بود.به طور موثر شیفت یا آفست در منحنی انتقال شکل ۳-۳-a دیده می شود( شکل ۳-۴-a ).
برای مدل کردن این شیفت ولتاژ خروجی، می توان آن را به عنوان ولتاژ آفست برگشتی به ورودی به پشت ورودی op-amp برگرداند(شکل ۳-۴-b).برعکس آفست های تصادفی که ممکن است مقداری مثبت یا منفی داشته باشد.آفست سیستمی همیشه پلاریته معلوم دارد.اگرچه می توان آفست را به طور سری با ترمینال مثبت مدل کنیم(شکل ۳-۴) همچنین می توان به سادگی آن را به طور سری با ترمینال منفی op-amp (با تغییر پلاریته) مدل کرد.
شکل ۳-۴)نمایش چگونگی ایجاد ولتاژ آفست برگشتی به ورودی با افزایش عرض M7 به ۱۰۰۰ در شکل ۳-۲
b)مدل کردن آفست
۳-۲ جبران سازی op-amp
مهمترین مرحله در طراحی op-amp ،طراحی شبکه جبران سازی می باشد. یک op-amp ایده آل اختلاف ولتاژ بین ترمینال های ورودی مثبت و منفی را می گیرد و نتیجه را در بهره یا گین ضرب می کند. بلوک دیاگرام این op-amp در شکل ۳-۵ دیده می شود .بهره حلقه باز به عنوان تابعی از فرکانس با A0L(f) نشان داده می شود.
شکل ۳-۵)بلوک دیاگرام سطح op-amp
در همه کاربردهای عملی ، op-amp با فیدبک استفاده می شود (شکل ۳-۵).در حالی که op-amp شکل ۳-۲ نمی تواند بار مقاومتی را درایو کند (چون در حد مگا اهم است و به عنوان مقاومتی در خروجی op-amp بهره طبقه دوم را از بین می برد)ولی کماکان از این شکل(شکل ۳-۶) برای تشریح مفهوم فیدبک و جبران سازی استفاده می کنیم.می توان نوشت:
و
مقدار خروجی که برگشت داده می شود را ضریب فیدبک ß می گویند.
با جایگذاری معادله ۳٫۶ و ۳٫۷ در معادله ۳٫۴ و حل آن بهره حلقه بسته به دست می آید.
نکات مهمی هستند که باید در مورد آنها بحث کنیم .برای شروع ،باید دقت کنیم که در معادله ۳٫۸ اگر
یا به طور دقیقتر
بهره حلقه بسته ضربه ای می شود (فیدبک تقویت کننده ناپایدار می شود).وضعیت نادرست(بیشینه ß) زمانی رخ می دهد که همه خروجی به ورودی op-amp برگشت داده شود (با فرض اینکه ترانسفورمر،تقویت کننده و … در مسیر فیدبک نباشد).ولتاژ فالوئر شکل ۳-۷ مثالی از این مورد است.
به منظور تعیین پایداری op-amp به دنبال بهره حلقه باز زمانی که ضریب فیدبک برابر با یک باشد می گردیم که عبارت است از:
بهره حلقه بسته بزرگتر ،مقدار ß کوچکتری دارد (سیگنال خروجی کوچکتری برگشت داده می شود).و به احتمال زیاد ،مدار op-amp با فیدبک ،پایدار خواهد بود.
اگرچه فیدبک به کم اثر کردن بهره تقویت کننده به منظور قرار گرفتن در محدوده بهره حلقه باز op-amp (AOL ) کمک می کند ،مشکل ایجاد شده در پایداری است.در یک op-amp با عملکرد بالا که هرگز در پیکربندی پیرو واحد ، عمل نمی کند می توانیم افزایش سرعت را با کاهش مقدار جبران سازی (مقدار کاهش از معادله ۳٫۱۱ و مقدار واقعی ßحاصل می شود) داشته باشیم.
شکل ۳-۶)مثالی از فیدبک در op-amp
شکل ۳-۷) پیکر بندی ولتاژ فالوئر ،مثالی از تقویت کننده حلقه بسته با ضریب فیدبکی یک.
برای تخمین پاسخ فرکانسی حلقه باز op-amp ،از مدل کلی شکل ۳-۸ استفاده می کنیم.
شکل ۳-۸)مدل مورد استفاده برای تخمین پهنای باند در یک تقویت کننده cmos
شکل ۳-۹ مکان گره های ۱و۲ را بر روی op-amp دو طبقه نشان می دهد.یک بار خازنی در این شکل داریم.با کمک جدول ۳-۱ داریم:
حال پاسخ حلقه باز را با بار و جبران سازی خازنی ۱۰۰ fF. ، CL = CC = ۱۰۰ fF. محاسبه می کنیم.قطب مرتبط با گره ۱ ،از معادله ۳٫۱۳ عبارت است از:
شکل ۳-۹) محاسبه پاسخ فرکانسی op-amp
مکان قطب مرتبط با گره خروجی (گره۲) از معادله ۳٫۱۴ عبارت است از:
۳٫۱۵
شکل ۳-۱۰) پیکر بندی مدار مورد استفاده برای شبیه سازی پاسخ فرکانسی حلقه باز
برای شبیه سازی پاسخ حلقه باز op-amp ،می توان از شکل ۳-۱۰ استفاده کرد.مقاومت و خازن فیدبک یک زمان ثابت بسیار بزرگ را تشکیل می دهند که در همه کاربردها ولتاژ ac خروجی به ورودی منفی برگشت داده نمی شود.
ولیکن سطح بایاس DC برگشت داده می شود لذا بایاس های op-amp با یک ولتاژ بایاس DC برابر با ۵۰۰ mV به درستی بالا می رود(همه ماسفت ها در اشباع هستند).
شکل ۳-۱۱ پاسخ حلقه باز op-amp در شکل ۳-۹ با خازن جبران سازی ۱۰۰ fF و بار خازنی را نشان می دهد.
شکل ۳-۱۱)پاسخ فرکانسی حلقه باز op-amp شکل ۳-۹ با خازن جبران ساز ۱۰۰ fF و بار خازنی
۳٫۱۶
نتایج شبیه سازی در شکل ۳-۱۲ نشان داده شده است.فرکانس بهره واحدfun. تقریبا MHz10 است.گرچه زمانی که فرکانس کوچکتر (f1 ) به فرکانس های پایین تر و قطب فرکانسی بزرگتر به فرکانس های بالاتر منتقل می شود، صفر به فرکانس های کوچکتر و به سمت فرکانس بهره واحد منتقل می شود.این امر سبب می شود بهره حلقه باز در عوض ادامه کاهش در حول و حوش یک باشد و این بد است.پایداری و پاسخ پله یک op-amp بعلت حضور صفر، خراب خواهد شد.نتایج شبیه سازی در شکل ۳-۱۳ نشان داده شده است. در شبیه سازی ترانزینت (گذرا) برای راه افتادن مدار بایاس زمان لازم است.در این شبیه سازی ۵۰۰ns قبل از اعمال سیگنال ورودی صبر می کنیم.همچنین سیگنال پله ورودی یک تغییر دامنه کوچک (۵mv) دارد.اگر پله بزرگتر به کار بریم آنالیز سیگنال کوچک که برای به دست آوردن شکاف قطب استفاده شده ،دیگر صحیح نخواهد بود.واضح است که خروجی op-amp با صفر ،مناسب نخواهد بود.برای از بین بردن صفر ، مقاومت حذف صفر را اضافه می کنیم.شکل ۳-۱۴ با اضافه کردن مقاومت حذف صفر (۱/gm = 6.5 k) از شکل ۳-۱۲ به دست آمده است.شکل ۳-۱۵ پاسخ پله مناسب را نشان می دهد.
شکل ۳-۱۲) افزایش مقدار خازن جبران ساز به ۲٫۴pf
شکل ۳-۱۳)پاسخ پله ضعیف op-amp با وجود صفر
شکل ۳-۱۴)اضافه کردن مقاومت حذف صفر در op-amp شکل ۳-۹
شکل ۳-۱۵) پاسخ پله مناسب op-amp در غیاب صفر
۳-۲-۱ حذف صفر
RHP zero مسائل مربوط به پایداری و زمان تسویه را بالا می برد و Rz می تواند به منظور حذف یا کم اثر کردن صفر (Rz = 1/gm1)و یا انتقال صفر به LHP منجر شود.زمانیکه صفر به LHP منتقل شد پاسخ فاز صفر به پاسخ فاز مجموع اضافه می شود و این به معنای افزایش حد فاز PM می باشد(که به آن جبران سازی بار گفته می شود).
مسئله عملی در استفاده Rz این است که تنظیم مقدار آن به یک مقدار دقیق (۱/gm1) با شیفت در فرایندهای دما یا ولتاژ چالش دارد.یک راه حل این مسئله جایگزین کردن مقاومت با یک ماسفت ناحیه ترایود می باشد(شکل ۳-۱۶). Mz مانند یک مقاومت با مقدار ۱/gm1 عمل می کند.به طور ایده آل ولتاژ سورس گیت ترانزیستور M7 مانند VSG ترانزیستور MP1 می باشد.پس ولتاژ سورس گیت ترانزیستور MP2 با ولتاژ گیت سورس Mz برابری می کند.مقاومت کانال Mz به مقدار ۱/gm1 تتنظیم می شود.مسئله عملی با این روش توان مصرفی هدر رفته با مدارات اضافی است و این حقیقت که اگر سویینگ خروجی بالا رود (خصوصا در فرکانس های بالا که Cc امپدانس کوچکی دارد) ، Mz می تواند از ناحیه ترایود خارج شود که این امر می تواند رفتارسیگنال بزرگ op-amp را تحت تاثیر قرار دهد.
شکل ۳-۱۶) مستقل کردن فرایند مقاومت حذف صفر
روش دیگر برای حذف RHP zero اضافه کردن یک تقویت کننده با بهره مثبت یک و به صورت سری با خازن جبران ساز می باشد.شکل ۳-۱۷ این ایده را نشان می دهد.یک سورس فالوئر به خروجی امکان فیدبک شدن از طریق خازن جبران ساز را می دهد (بنابراین اثر شکاف قطب هنوز وجود دارد).اگرچه ریشه ناشی از RHP zero، به معنی اتصال کوتاه Cc ، باعث حذف ورودی طبقه دوم (خروجی تقویت کننده تفاضلی) به خروجی طبقه دوم( خروجی اپ امپ) در فرکانس های بالا می شود.پارامترهای مهم این توپولوژی بهره، توان مصرفی و شاید مهمتر از همه سیگنال های بزرگ می باشند.اگر مجموع ولتاژهای خروجی بسیار کند سویینگ کند موجب خاموش شدن سورس فالوئر می شود.
شکل ۳-۱۷) استفاده از یک تقویت کننده برای کم اثر کردن سیگنال فوروارد که از طریق خازن جبران ساز بازخورد می کند.
۳-۲-۲ جبران سازی برای عملکرد های با سرعت بالا
در شکل ۳-۱۷ جریان خازن جبران ساز Cc از رابطه زیر به دست می آید:
اگر بتوانیم این جریان را به طور غیر مستقیم به خروجی تقویت کننده تفاضلی فیدبک کنیم کماکان می توانیم اپ امپ را جبران سازی کنیم (شکاف قطب داشته باشیم).به علاوه اگر این کار را به درستی انجام دهیم از اتصال مستقیم خازن جبران ساز به خروجی تقویت کننده تفاضلی و بنابراین صفر RHP جلوگیری کرده ایم. هدف شکل ۳-۱۸ را در نظر بگیرید.ماسفت های اضافه شده یک تقویت کننده گیت مشترک را تشکیل می دهد(با فرض vp « vou و بنابراین نقش سورس فالوئر MCG قابل صرف نظر است. MCG به vp متصل است تا گیت آن در ولتاژ DC ورودی ست شود).جریان icc از طریق ماسفت گیت مشترک ، MCG و سپس به گره ۱ (خروجی تقویت کننده تفاضلی) فیدبک می شود.
شکل ۳-۱۸)فیدبک کردن یک جریان به طور غیر مستقیم جهت جلوگیری از صفر RHP
برای تعیین پاسخ فرکانسی این تقویت کننده ،مدل شکل ۳-۱۹ را در نظر بگیرید.با جمع جریان های گره ۱ داریم:
با وارد کردن معادله قبل در این معادله داریم:
شکل ۳-۱۹) مدل مورد استفاده برای تخمین پهنای باند وقتی که جریان فیدبک غیر مستقیم به کار رود).
می توان معادله قبل را به صورت زیر بازنویسی کرد.
با جایگذاری مجدد k داریم:
و توجه داریم که یک صفر LHP وجود دارد در:
این تقریب مکان قطب فرکانسی پایین تر را به ما نمیدهد. مکان قطب دوم عبارت است از:
با بهره گرفتن از روش جبران سازی غیر مستقیم شکل ۳-۱۸ در اپ امپ شکل ۳-۹ با Cc = ۲۴۰ ft ،
( fm = ۱۰۰ MHz) نتایج شکل ۳-۲۰ حاصل می شود. پاسخ پله سیگنال کوچک در شکل ۳-۲۱ مشاهده می شود. این پاسخ می بایست با شکل های ۳-۱۱ و ۳-۱۳ مقایسه گردد.
شکل ۳-۲۰) شبیه سازی اپ امپ شکل ۳-۹ با بهره گرفتن از جبران سازی غیر مستقیم در شکل ۳-۱۸ با یک خازن جبران ساز ۲۴۰ Ff
فیدبک غیر مستقیم جریان از طریق خازن جبران ساز منجر به مدارات اپ امپ سریع تر و مساحت چینش کوچکتر می شود (خازن جبران سازی کل مساحت چینش یک OP-AMP را اشغال می کند).اگرچه مدار اضافه شده در شکل ۳-۱۸ توان بیشتری مصرف می کند.برای کم اثر کردن توان مصرفی بیشتر ، شکل ۳-۲۲ را در نظر بگیرید. در اینجا از این حقیقت که ۱۰۰/۲ PMOS را می توان با گذاشتن دو ۱۰۰/۱ PMOS به طور سری چینش کرد، استفاده کرده ایم.
جریان خازن جبران ساز از طریق M4B به خروجی تقویت کننده تفاضلی فیدبک می شود. لازم به ذکر است که M7 نیز به دو افزاره تقسیم شده است.این مورد در آفست های کوچک به منظور منطبق کردن ولتاژ های درین –سورس و گیت-سورس ماسفت های مورد استفاده در اپ امپ مهم است.
پاسخ پله اپ امپ در شکل ۳-۲۳ نشان داده شده است.
شکل ۳-۲۱) پاسخ پله اپ امپ شکل ۳-۱۸ با پاسخ فرکانسی شکل ۳-۲۰
شکل ۳-۲۲) پیاده سازی جبران سازی فیدبک غیر مستتقیم بدون توان مصرفی اضافه در اپ امپ دو طبقه
a)
شکل ۳-۲۳) a-پاسخ پله اپ امپ شکل ۳-۲۲ با بار خازنی۱۰۰Ff
b)
شکل ۳-۲۳) b-پاسخ فرکانسی اپ امپ شکل ۳-۲۲ با بار خازنی ۱۰۰Ff
۳-۳ سرعت تغییرات خروجی(slew Rate)
وقتی که از پاسخ پله بحث می کنیم ، دامنه سیگنال ها را به پله های کوچک (۵mv) به منظور جلوگیری از محدودیتهای سرعت تغییرات خروجی، می رسانیم. اپ امپ شکل ۳-۹ را در توپولوژی شکل ۳-۱۴ قرار می دهیم در حالی که بار خازنی ۱pf را درایو می کند.بعلاوه دامنه پالس ورودی را بیشینه مقدار مجاز (یا مقداری نزدیک به آن) که از ۵۰۰mv تا ۹۰۰mv می باشد افزایش می دهیم(که توسط نرخ مد مشترک ورودی اپ امپ محدود می شود) .نتایج شبیه سازی در شکل ۳-۲۴ نشان داده شده است.با مراجعه به شکل ۳-۹ و دقت به این که زمانی که ترمینال مثبت اپ امپ (vp) ، high باشد ،Mz روشن می شود و گیت M7 را به پایین می کشد.چون که یک منبع جریان به صورت سری با M7 نداریم بار ۱pf می تواند به سرعت شارژ شود. تنها محدودیت سیگنال بزرگ بایاس جریان تقویت کننده تفاضلی Iss (در اینجا ۲۰uA) و شارژ Cc( در اینجا ۲٫۴pf) می باشد.این امر تغییر نرخ خروجی را محدود می کند چون هر تغییر در vout جریان جایگزین را از طریق Cc ایجاد می کند که می بایست از طریق تقویت کننده تفاضلی تولید/مصرف شود. این محدودیتهای نرخ کند به صورت ۲۰ uA/2.4 pF یا ۸٫۳ mV/ns محاسبه می شود.تغییر ولتاز خروجی ۴۰۰mv است بنابراین تقریبا ۵۰ns زمان برای تغییر ولتاژ در Cc نیاز داریم.
رفتار جالب تر زمانی رخ می دهد که سیگنال ورودی از ۹۰۰mv به ۵۰۰mv کاهیده شود. این امر موجب خاموش شدن Mz می شود که اجازه می دهد همه جریان از M4 عبور کند تا گیت M7 را شارژ نماید. نتیجه یک پالس مثبت در گیت M7 می باشد که مستقیما به خروجی از طریق خازنن جبران ساز فیدبک می شود(که این بد است ).این مقادیر پالس برای تحریک مثبت (ناخواسته) در ولتاژ خروجی در شکل ۳-۲۴ درست بعد از اینکه سیگنال ورودی به ناحیه منفی وارد می شود، دیده می شود.
حال بار خازنی و خازن جبران ساز هر دو باید از طریق منبع جریان ثابت M8، دشارژ شوند .سرعت تغییرات خروجی با اینکه چگونه این منبع جریان ثابت (در اینجا ۱۰ua) می تواند ۳٫۴pf را دشارژ کند (مجموع خازن جبران ساز و بار خازنی) تخمین زده می شود.این نرخ تقریبا ۳ mV/ns محاسبه می شود.در خروجی انتقال ۴۰۰mv به ۱۳۳ns زمان نیاز می باشد (این زمان مکن است بزرگتر باشد به علت تحرکات مثبت(ناخواسته) در ولتاژ خروجی درست وقتی که ورودی سوییچ می شود).توجه داشته باشید که ممکن است به سادگی با افزایش جریان هدایت شده از M8 می توان نرخ کند اپ امپ را بهبود بخشید زیرا وقتی که جریان تقویت کننده تفاضلی خازن جبران سازی را شارژ می کند یک عامل محدود کننده می شود.تست راه اندازی مشابهی در شکل ۳-۲۴ و نیز شکل ۳-۲۵ به غیر از اپ امپ شکل ۳-۲۲ مورد استفاده قرار گرفت.زمان تسویه برای گذر پایین به بالا ۱۰ns است در حالی که زمان گذر بالا به پایین ۶۰ns است.ما باید انتظار زمان تسویه بسیار سریعتری را انتظار داشته باشیم زیرا خازن جبران ساز اکنون ده برابر کوچکتر از مقدار مورد استفاده در اپ امپ شکل ۳-۹ می باشد.مجددا زمان تسویه با اینکه M8 با چه سرعتی خازن بار و خازن جبران ساز را دشارژ می کند ، محدود می شود که حدود ۱۰ uA/1.24 pF یا ۸ mV/ns تخمین زده می شود.
۵۰ns طول می کشد تا خروجی به ۴۰۰mv برسد. اندازه M8 می تواند به منظور برقراری بار خازنی معین و زمان تسویه مورد نیاز ،افزایش یابد.
جهت بهبود سرعت، مساحت چینش کمتر و حذف نویز بهتر منبع تغذیه از جبران سازی غیر مستقیم بجای خازن میلر در op-amp دو طبقه مورد بحث استفاده کرده ایم.
شکل ۳-۲۵) عملکرد سیگنال بزرگ اپ امپ شکل ۳-۲۲(۵۰۰mv تا ۹۰۰mv) با Cc = ۰٫۲۴ pF و بار خازنی ۱pf .زمان تسویه پایین به بالا حدود ۱۰ns است در حالی که زمان تسویه بالا به پایین که محدودیت نرخ کند می باشد ، حدود ۶۰ns است.مقیاس زمانی نسبت به شکل ۳-۲۴ متفاوت است.
۳-۴ نسبت حذف مد مشترک(CMRR)
CMRR یک op-amp به روش مشابه تقویت کننده تفاضلی محاسبه می شود.بهره مشترک تقویت کننده تفاضلی برابر با Ac می باشد.بهره مد مشترک op-amp برابر با AC.A2 می باشد.بهره تفاضلی op-amp برابر با AoL,(f)=Ad.A2 می باشد( که در آن Ad = A1. ).
CMRR یک op-amp بر حسب dB از رابطه زیر حاصل می شود:
که نشان می دهد CMRR یک op-amp توسط طبقه تفاضلی تعیین می شود. شبیه سازی CMRR یک op-amp با شکل ۳-۱۶ صورت می گیرد.برای op-amp بحث شده در این فصل CMRR تقریبا ۵۰ dB است
شکل ۳-۲۶) مدار مورد استفاده برای شبیه سازی CMRR
برای جبران سازی تغییرات ولتاژ خروجی یک ولتاژ تفاضلی ورودی ناصفر را به ورودی op-amp وارد می کنیم (ولتاژ آفست که در نقش ولتاژ مد مشترک می باشد).این ولتاژ آفست به صورت زیر نشان داده می شود:
با دانستن اینکه ۵۰ dB = 316 ، یک تغییر در سطح مد مشترک در ورودی op-amp با ولتاژ ۵۰۰mv به یک تغییر ولتاژ آفست برگشتی به ورودی در حدود ۵۰۰ mV/316 یا ۱٫۶mv منجر می شود(اگر بهره تقویت کننده تفاضلی ۱۰ باش ولتاژ خروجی آن ۱۶mv تغییر خواهد کرد) و این ممکن است مانند یک مقدار بزرگ ملموس نباشد.اگرچه در فرکانس های بالا CMRR افت می کند که نشان دهنده این است که بهره مد مشترک افزایش می یابد.این امر به اعوجاج منجر می شود و ما را مجبور می کند که از توپولوژی هایی که در آن ولتاژ مد مشترک تغییر نمی کند استفاده کنیم.
شکل ۳-۲۷) op-amp توپولوژی معکوس، ولتاژ مد مشترک ثابت نگاه داشته شده است.
۳-۵ نسبت حذف منبع تغذیه( PSRR )
نسبت حذف منبع تغذیه واژه ای برای توصیف کیفیت و چگونگی حذف نویز یا تغییرات ترمینال های VDD و زمین می باشد.این پارامتر در دقت طراحی آنالوگ بسیار مهم است.شکل ۳-۱۸ را در نظر بگیرید. PSRR مثبت از رابطه زیر به دست می آید:
و PSRR منفی از رابطه زیر به دست می آید:
در فرکانس های بالاتر (در رنج کیلوهرتز) گیت و درین M7 از طریق خازن جبران ساز به یکدیگر متصل می شوند. این امر سبب می شود تمام نویز VDD مستقیما به خروجی تقویت کننده فید(منتقل ) شود.طرح جبران سازی غیر مستقیم مورد استفاده در op-amp شکل ۲۲-۳ را می توان برای fun های بزرگتر طراحی کرد و بنابراین PSRR در فرکانس های بالاتر ، بهتر خواهد بود.استفاده از طبقه گیت مشترک شکل ۳-۱۸می تواند حتی به PSRR بزرگتری با ایزوله کردن خازن جبران سازی از منبع تغذیه منجر شود.اپ امپ هایی که از یک تقویت کننده تفاضلی با بار کاسکد بهره می برند در طراحی های عملی بسیار مفید هستند.
به طور ایده آل نویز ناشی از زمین عملکرد op-amp را متاثر نمی سازد.نویز ظاهر شده به صورت یک تغییر ولتاژ در منابع جریان می باشد.در واقع، در فرکانس های پایین قسمتی از نویز زمین v- در خروجی ظاهر می شود.(که خصوصا در فرایند های نانو که ro کوچک دارند صادق است).اگرچه در فرکانس های بالاتر به علت اینکه خازن جبران ساز به خروجی op-amp متصل است ،ترکیب نویز زمین با سیگنال خروجی کاهش می یابد.
شکل ۳-۲۸)
A)مدار تست برای تعیین PSRR
b)بهره حلقه باز
c)بهره از سیگنال Ac در VDD به خروجی
d) بهره از سیگنال AC در زمین به خروجی
افزایش نرخ ولتاژ مد مشترک ورودی
ممکن است در بعضی جاها داشتن نرخ ولتاژ مد مشترک ورودی که نزدیک به ریل منبع تغذیه افزایش یابد ، مفید باشد.برای اپ امپ شکل ۳-۲۲ نرخ ولتاژ مد مشترک ورودی مجاز تقریبا از ۴۵۰mv تا ۹۰۰mv می باشد(اصولا نصف VDD).جهت افزایش نرخ ولتاژ مد مشترک ورودی یک تقویت کننده تفاضلی PMOS را به شکل ۳-۲۲ اضافه می کنیم که در شکل ۳-۲۹ نشان داده شده است.مدار سمت راست شماتیک همان op-amp شکل ۳-۲۲ می باشد که کمی تغییر داده شده است.در اینجا ما منبع جریان تقویت کننده تفاضلی را به دو منبع جریان موازی تبدیل کرده ایم.در شکل ۳-۲۲ منبع جریان تقویت کننده تفاضلی nmos با سایز۱۰۰/۲ را بایاس می کند.در اینجا ما جریان مشابه داریم ولی از دو منبع جریان با سایز ۵۰/۲ استفاده می کنیم.همچنین سایز افزاره های pmos (M3,M4,M7) را نصف کرده ایم.این کار برای جا دادن جریان اضافی تولید شده توسط تقویت کننده تفاضلی PMOS اضافه شده می باشد(سمت چپ شماتیک).می توان افزاره های PMOS را با همان سایزهای شکل ۳-۲۲ ثابت نگاه داشت و مدار کماکان خوب کار کند( ولتاژهای VSG مربوط به PMOS زمانی که هر دو تقویت کننده تفاضلی روشن هستند کمی بزرگتر می شود).
جریان های DC عبوری از M3,M4,M7 بسته به ولتاژ مد مشترک ورودی تغییر می کند.زمانی که ولتاژ مد مشترک ورودی بزرگ باشد ،جفت تفاضلی PMOS خاموش است.وقتی که این مقدار کوچک باشد جفت تفاضلی NMOS خاموش است و در میانه هر دو هدایت کننده جریان هستند.این بدان معناست که ترارسانایی تقویت کننده تفاضلی از gmn به gmn + gmp به gmp متغیر خواهد بود.وقتی که هر دو تقویت کننده تفاضلی روشن هستند (با فرض gmn = gmp) ترارسانایی دو برابر بزرگتر از زمانی است که یک تقویت کننده تفاضلی روشن باشد.این ممکن است نیازمند دو برابر کردن خازن جبران سازی باشد.در نهایت تغییر در شرایط بایاس DC به یک آفست که تابعی از ولتاژ مد مشترک ورودی است منجر می شود.
۳-۶ خلاصه مقادیر cmos op-amp@50nm
خلاصه مقادیر cmos op-amp@50nm در جدول ۳-۲ آورده شده است.
جدول ۳-۲)خلاصه پارامترهای cmos op-amp@50nm technology
| Cmos op-amp (figure 3.22)@50nm |
| Cmos op-amp |
Unit |
parameter |
| ۱ |
V |
Vdd |
| ۵۳٫۲ |
Db |
Dc gain |
| ۰٫۳۴۶ |
Mhz |
-۳db bandwidth |
| ۱۸۸ |
Mhz |
GBP |
| ۸۴٫۷ |
Degree |
Phase margine |
| ۴۹ |
Db |
DCC MRR |
| ۵۳٫۴ |
Db |
PSRR |
| ۰٫۰۱ |
Us |
Low to high settling time |
| ۰٫۰۶ |
Us |
High to low settling time |
| ۸ |
v/us |
Slew Rate |
| ۳۰ |
Uw |
Average power |
فصل چهارم
نتایج
۴-۱ ساختار مبتنی بر ترانزیستورهای نانولوله کربنی
ترانزیستورهای مبتنی بر نانولوله های کربنی یکی از امیدبخش ترین گزینه ها برای فناوری سیلیکونی به حساب می آید. این ترانزیستورها، با ابعاد کوچک و خصوصیات الکتریکی بسیار مناسب دارای تأخیر و توان مصرفی بسیار کمتر در مقایسه با فناوری ترانزیستورهای سیلیکونی بوده و علاوه بر این به خاطر ساختار مشابه با فناوری CMOS بسیاری از اصول طراحی و فناوریهای ساخت فناوری سیلیکونی را میتوانند مورد استفاده قرار دهند. شکل شماره ۴-۱ ساختار یک ترانزیستور مبتنی بر نانولوله های کربنی را با چهار نانولوله کربنی نیمه رسانا به عنوان کانال ترانزیستور نشان میدهد. این نانولوله های کربنی بنا به تکنولوژی ساخت به کار گرفته شده بر روی سطح substrate رشد کرده و یا بر روی آن منتقل میگردند. [۵۵]
نواحی از این نانولوله های کربنی که زیر گیت ترانزیستور قرار گرفته اند، از لحاظ بارالکتریکی خنثی بوده و رسانایی این نواحی توسط گیت ترانزیستور کنترل میشود. این در حالی است که نواحی سورس و درین نانولوله های کربنی به شدت باردار است. اتصالات و ارتباطات سورس، درین و گیت توسط پروسسهای نقش نگاری نوری مشخص میگردد.
شکل ۴-۱) ساختار سه بعدی ترانزیستور مبتنی بر نانولوله کربنی با۴ نانولوله کربنی به عنوان کانال
همانطور که در شکل بالا نشان داده شده است، اکثر این ترانزیستورها برای تولید جریان کافی و کاهش تغییرات در جریان، نیازمند چندین نانولوله کربنی میان سورس و درین خود هستند [۵۶] از آنجائیکه کمترین فاصله میان نانولوله- های کربنی داخل عرض کانال با پروسه رشد نانولوله های کربنی کنترل میگردد، در نتیجه این فاصله بنا به فاصله نقش نگاری نوری محدود نمیگردد. تعداد نانولوله های کربنی هر ترانزیستور به تعداد نانولوله هایی گفته میشود که به طور کامل میان سورس و درین ترانزیستور در ناحیه فعال ترانزیستور متصل شده اند.
اگرچه ترانزیستورهای CNFET دارای مشخصه های الکتریکی بسیار مناسب هستند، لیکن در مقیاسهای بزرگ به علت وجود برخی مسائل ساخت دچار مشکل میشوند [۵۷] تکنیکهای رشد نانولوله های کربنی با بهره گرفتن از سنتز شیمیایی، عموماً منجر به تغییرات ناخواسته در قطر نانولوله ها [۵۸] جهت رشد نانولوله ها [۵۹]، چگالی نانولوله ها [۶۰] و حضور نانولوله های رسانا در میان نانولوله های نیمه رسانا میگردد [۶۱]. از سوی دیگر عدم قطعیت در پروسه نقش نگاری نوری منجر به تغییرات ناخواسته در عرض کانال ترانزیستور خواهد گردید[۶۲] . در نتیجه تعداد نانولوله ها در داخل ترانزسیتور قطعی نبوده و در هر ترانزیستور متفاوت خواهد بود. از این رو ساخت ترانزیستورهای CNFET در حضور تغییرات ناخواسته در تعداد نانولوله های کربنی نه تنها در جریان تولیدی توسط ترانزیستور تغییر ایجاد خواهد کرد ، بلکه باعث احتمال خرابی کامل ترانزیستور در حالتی که هیچ نانولوله ای در ناحیه فعال کانال وجود ندارد خواهد گردید.
در این تحقیق می خواهیم با جایگزینی این ترانزیستورها با ترانزیستورهای cmos و مقایسه بین آنها، نتایج را مورد بررسی قرار دهیم. برای شبیه سازی از مدل استانفورد ترانزیستورهای نانوله کربنی [۶۳] استفاده کرده ایم.
۴-۲cnfet-opamp دو طبقه
در فصل قبل یک تقویت کننده عملیاتی دو طبقه را در تکنولوژی ۵۰nm طراحی کردیم تا به – cmos opamp بهینه شکل ۳-۲۲ رسیدیم.در این فصل می خواهیم با جایگزینی ترانزیستورهای cnfet با cmos و تشکیل cnfet op-amp و با بهره گرفتن از جدول ۴-۱ ،پارامترهای تقویت کننده را شبیه سازی می کنیم.این امر به سادگی از طریق معادله ۴٫۱ و با محاسبه تعداد نانولوله ها برای فاصله و قطر معلوم نانولوله ها ،به شرط مشابه بودن عرض کانال cnfet و cmos ،امکان پذیر می باشد.
W= (N-1)*S+D 4.1
Wعرض کانال، N تعداد نانولوله های بین سورس و درین ،S فاصله داخلی نانولوله ها و D قطر نانولوله ها می باشد.با فرض S=20nm و D=1.2nm ، در شکل ۳-۲۲ و با بهره گرفتن از معادله ۴٫۱ ،تعداد نانولوله ها برای ترانزیستورهای ۵۰/۲ برابر ۶۳ و برای ترانزیستورهای ۱۰۰/۲ برابر با ۱۲۶ به دست می آید.
برای مقایسه cmos op-amp , cnfet op-amp بر روی پارامترهایی از قبیل بهره، GBP فرکانس بهره واحد ،cmrr، توان مصرفی و … تمرکز می کنیم. در مدار شکل ۳-۲۲ با جایگزینی cnfet ،بهره حلقه بازرا به دست می آوریم.
جدول ۴-۱) پارامترهای نوعی برای طراحی آنالوگ با بهره گرفتن از فرایند cnfet و با بهره گرفتن از مدل استانفورد [۴۷]
۴-۳بهره حلقه باز cnfet op-amp
با توضیحات فصل قبل و تشکیل cnfet op-amp منحنی انتقال dc و بهره حلقه باز (AOLDC) را به دست می آوریم.مشاهده می کنسم که AOLDC=72 db می باشد.
شکل ۴-۲) (a) منحنی انتقال DC برای cnfet op-amp
(b) بهره (مشتق) AOLDC
۴-۴پاسخ فرکانسی cnfet op-amp
اپ امپ بهینه شکل ۳-۲۲ را با ترانزیستورهای مبتنی بر نانولوله های کربنی جایگزین و پاسخ فرکانسی cnfet op-amp را به دست می آوریم.
شکل ۴-۳) پاسخ فرکانسی cnfet op-amp
۴-۵ پاسخ پله cnfet op-amp
در cmos op-amp شکل ۳-۲۲ با جبران سازی غیر مستقیم به چاسخ پله قابل قبولی رسیدیم. با شبیه سازی پاسخ پله cnfet op-amp به پاسخ پله بسیار خوب می رسیم.
شکل ۴-۴)پاسخ پله بسیار خوب cnfet op-amp
۴-۶ شبیه سازی CMRR در cnfet op-amp
با بهره گرفتن از مدار معادل مطرح شده در فصل سوم برای محاسبه cmrr ،در cnfet op-amp ، CMRRمعادل ۱۰۵db به دست می آید.
شکل ۴-۵) نمایش CMRR در cnfet op-amp
شکل ۴-۶) عملکرد سیگنال بزرگ cnfet op-amp(500mv تا ۹۰۰mv) با Cc = ۲۴۰ fF و بار خازنی ۱۰۰f .زمان نشست پایین به بالا حدود ۵۰ns است در حالی که زمان نشست بالا به پایین که محدودیت سرعت تغییر خروجی می باشد ، حدود ۸ns است.
۴-۷خلاصه پارامترهای cnfet op-amp
خلاصه پارامترهای cnfet op-amp در جدول ۴-۲ ارائه شده است.
جدول ۴-۲) خلاصه پارامترهای cnfet op-amp
| Cnfet op-amp&50nm |
| Cnfet op-amp |
Unit |
parameter |
| ۱ |
V |
Vdd |
| ۷۲ |
Db |
Dc gain |
| ۰٫۲۹۶ |
Mhz |
-۳db bandwidth |
| ۶۸۹ |
Mhz |
GBP |
| ۱۰۸ |
Degree |
Phase margine |
| ۱۰۵ |
Db |
DC CMRR |
| ۰٫۰۵ |
Us |
Low to high settling time(1%) |
| ۰٫۰۰۸ |
Us |
High to low settling time(1%) |
| ۱۳٫۲ |
v/us |
Slew Rate(10%-90%) |
| ۵٫۲ |
Uw |
Average power |
فصل پنجم
بحث و نتیجه گیری
۵-۱ مقایسه پارامترهای cmos&cnfet op-amp
در جدول زیر خلاصه پارامترهای تقویت کننده عملیاتی مبتنی بر cmos و cnfet ارائه شده است.
جدول۵-۱) مقایسه پارامترهای cmos&cnfet op-amp
| Comment |
Cnfet op-amp |
Cmos op-amp |
unit |
parameter |
| ۳۵% افزایش |
۷۲ |
۵۳٫۲ |
db |
AOLDC |
| افزایش |
۶۸۹ |
۱۸۸ |
Mhz |
GBP |
| افزایش |
۱۰۸ |
۸۴٫۷ |
degree |
Phase margine |
| ۱۱۴% افزایش |
۱۰۵ |
۴۹ |
db |
DC CMRR |
| افزایش |
۰٫۰۵ |
۰٫۰۱ |
us |
Low to high settling time(1%) |
| کاهش |
۰٫۰۰۸ |
۰٫۰۶ |
us |
High to low settling time(1%) |
| ۶۲% افزایش |
۱۳٫۲ |
۸ |
v/us |
Slew Rate(10%-90%) |
| ۴۷۶%کاهش |
۵٫۲ |
۳۰ |
Uw |
Average power |
۵-۲ نتیجه گیری
در این پایان نامه به بررسی مدارهای نانو مبتنی بر نانولوله های کربنی پرداختیم. نانولوله های کربنی به علت مشخصات الکتریکی فوق العاده خود یکی از بهترین گزینه ها به منظور جایگزینی فناوری مبتنی بر سیلیکون در سالهای آتی به شمار میروند. امروزه نیاز به ابداع تکنولوژی های جدید مبتنی بر نانوتیوبهای کربنی به علت محدودیت های cmos وجود دارد که این امر ممکن است به تجاری سازی این تکنولوژی های نوید بخش کمک کند. این تحقیق طراحی،آنالیز عملکرد و مقایسه تقویت کننده عملیاتی را در تکنولوژی های cmos و cnfet ارائه می کند.مقایسه طراحی cnfet با cmos برای عرض کانال مشابه، برتری cnfet op-amp را نشان می دهد که افزایش ۳۵% بهره، افزایش GBP، افزایش ۱۱۴% در CMRR و کاهش ۴۷۶% توان مصرفی را نشان می دهد.
شبیه سازی cnfet op-amp با بهره گرفتن از مدل استانفورد و با نرم افزار Hspice انجام شده است. در این تحقیق ابتدا یک تقویت کننده عملیاتی دو طبقه cmos را طراحی و بهینه کردیم و با فرض ثابت بودن قطر و فاصله نانولوله ها ،تقویت کننده عملیاتی cnfet را تشکیل دادیم و نتایج را شبیه سازی کردیم.
۵-۳ کارهای آینده
از جمله کارهای آینده که در این زمینه قابل انجام می باشد بهینه سازی عملکرد تقویت کننده عملیاتی cnfet با انتخاب بهینه فاصله و قطر نانو لوله ها می باشد.
منابع
A.
A. Raychowdhury, A. Keshavarzi, J. Kurtin, V. De, and K. Roy.2006.Carbon Nanotube
Field-Effect Transistors for High-Performance Digital Circuits-DC Analysis and Modeling Toward Optimum Transistor Structure. IEEE trans. Electron Devices, vol. 53, no. 11, pp. 2711-2717. [6]
A. Javey et al.2004.Carbon Nanotube Field-Effect Transistors with Integrated Ohmic Contacts and High-k Gate Dielectrics in: Nano Lett., vol. 4, no. 3, pp. 447-450. [7]
A. Bachtold, P. Hadley, T. Nakanishi, and C. Dekker.2001.Logic Circuits with Carbon Nanotube Transistors in: Science, vol. 294, no. 5545, pp. 1317-1320. [11]
A. Nieuwoudt and Y. Massoud.2006.Evaluating the impact of resistance in carbon nanotube bundles for VLSI interconnect using diameter-dependent modeling techniques. IEEE Transactions on Electron Devices, vol. 53, no. 10, pp. 2460-2466. [21]
A. Nieuwoudt and Y. Massoud.2007.High density integrated capacitors using multi-walled carbon nanotubes. IEEE Conference on Nanotechnology, pp. 387-390. [23]
A. Nieuwoudt and Y. Massoud.2007.Carbon nanotube bundle-based low loss integrated inductors in: IEEE Conference on Nanotechnology, pp. 714-718. [26]
A. Javey, R. Tu, D. B. Farmer, J. Guo, R. G. Gordon, and H. Dai.2005.High Performance n-Type Carbon Nanotube Field-Effect Transistors with Chemically Doped Contacts in: Nano Lett., vol. 5, no. 2, pp. 345-348, 2005. [33]
A. Javey, R. Tu, D. B. Farmer, J. Guo, R. G. Gordon, and H. Dai.2005. High Performance n-Type Carbon Nanotube Field-Effect Transistors with Chemically Doped Contactsin: Nano Lett., vol. 5, no. 2, pp. 345-348. [34]
A. Javey et al.2007. Carbon Nanotube Field-Effect Transistors with Integrated Ohmic Contacts and High-k Gate Dielectrics in: Nano Lett., vol. 4, no. 3, pp. 447-450. [37]
A. Raychowdhury, A. Keshavarzi, J. Kurtin, V. De, and K. Roy.2006.Carbon Nanotube Field-Effect Transistors for High-Performance Digital Circuits-DC Analysis and Modeling Toward Optimum Transistor Structure. IEEE trans. Electron Devices, vol. 53, no. 11, pp. 2711-2717. [38]
A. Javey et al.2004. Carbon Nanotube Field-Effect Transistors with Integrated Ohmic Contacts and High-k Gate Dielectrics.in: Nano Lett., vol. 4, no. 3, pp. 447-450. [46]
A. Javey, J. Guo, Q. Wang, M. Lundstrom, and H. Dai.2003.Ballistic Carbon Nanotube Field-Effect Transistors.in: Nature, vol. 424, no. 6949, pp. 654-657. [50]
A. Javey et al.2004.Self-Aligned Ballistic Molecular Transistors and Electrically Parallel Nanotube Arraysin: Nano Lett., vol. 4, no. 7, pp. 1319-1322, Jul. [56]
Andrew B. Kahng, Y. C. Pati .1999.Subwavelength Lithography and its Potential Impact on Design and EDA. IEEE/ACM Design Automation Conference (DAC), pp. 799-804. [62]
B.
B. Q. Wei, R. Vajtai, and P. M. Ajayan.2001.Reliability and current carrying capacity of carbon nanotubes in: Applied Physics Letters. [19]
Bipul C. Paul, Shinobu Fujita, Masaki Okajima, Thomas Lee.2006.Modeling and analysis of circuit performance of ballistic CNFET. In Proceedings of the 43rd annual Design Automation Conference (DAC), USA, pp. 717-722. [61]
C.
C. Kocabas, M. Shim, and J. A. Rogers.2006.Spatially Selective Guided Growth of High-Coverage Arrays and Random Networks of Single-Walled Carbon Nanotubes and Their Integration into Electronic Devices in: Journal of the American Chemical Society, vol. 128, no. 14, pp. 4540-4541. [30]
D.
D. S. Bethune et al.1993.Cobalt-catalysed growth of carbon nanotubes with single-atomic-layer walls in: Nature, vol. 363, no. 6430, pp. 605-607. [15]
G.
G.E.Moore.1965.Cramming more components into integrated circuits. Electronics, vol. 38. [1]
G. F. Close, S. Yasuda, B. Paul, S. Fujita, and H. P. Wong.2008.A 1 GHz Integrated Circuit with Carbon Nanotube Interconnects and Silicon Transistors in: Nano Letters, vol. 8, no. 2, pp. 706-709. [20]
I.
ITRS.2009. International Technology Roadmap for Semiconductors Emerging Research [2]
IBM builds first IC around a single carbon nanotube.2010. Available from: http://www.physorg.com/news12109.html. [12]
J.
J. Kong, H. T. Soh, A. M. Cassell, C. F. Quate, and H. Dai.1998.Synthesis of individual single-walled carbon nanotubes on patterned silicon wafers in: Nature, vol. 395, no. 6705, pp. 878-881. [31]
J. Chen, C. Klinke, A. Afzali, and P. Avouris.2005.Self-aligned carbon nanotube transistors with charge transfer doping in: Appl. Phys. Lett., vol. 86, no. 12, p. 123108, 2005. [35]
J. Guo, A. Javey, H. Dai, and M. Lundstrom.2004.Performance Analysis and Design Optimization of Near Ballistic Carbon Nanotube Field-Effect Transistors in: Proc. Int. Electron Devices Meet, pp. 703-706. [41]
J. Guo et al.2002.Assessment of Silicon MOS and Carbon Nanotube FET Performance Limits Using a General Theory of Ballistic Transistors. In: Proc. Int. Electron Devices Meet, pp. 711-714. [42]
J. Deng et al.2007.Carbon Nanotube Transistor Circuits: Circuit-Level Performance Benchmarking and Design Options for Living with Imperfections. In: Proc. Int. Solid State Circuits Conf., pp. 70-588. [43]
J. Zhang, N. Patil, A. Hazeghi, S. Mitra.2009.Carbon Nanotube Circuits in the Presence of Carbon Nanotube Density Variations. IEEE/ACM Design Automation Conference (DAC), pp. 71-76. [44]
J. Deng and H.-S P. Wong.2007.A Compact SPICE Model for Carbon Nanotube Field Effect Transistors Including Non-Idealities and Its Application — Part II: Full Device Model and Circuit Performance Benchmarking.in: Submitted to IEEE Transactions on Electron Devices. [48]
Jacob baker.2010.Circuit Design, Layout, and Simulation. in IEEE Press Series on Microelectronic Systems, pp.773-793. [53]
Jacob baker.2010.Circuit Design, Layout, and Simulation. in IEEE Press Series on Microelectronic Systems, p.300. [54]
J. Zhang, N. Patil, A. Lin, H.-S.P. Wong, S. Mitra.2010.Carbon Nanotube Circuits: Living with Imperfections and Variations. IEEE/ACM Design Automation Conference (DATE), pp. 1159-1164. [57]
J. Zhang, N. Patil, A. Hazeghi, S. Mitra.2009.Carbon Nanotube Circuits in the Presence of Carbon Nanotube Density Variations. IEEE/ACM Design Automation Conference (DAC), pp. 71-76. [60]
K.
K. Tsubaki, Y. Nakajima, T. Hanajiri, and H. Yamaguchi.2006.Proposal of Carbon Nanotube Inductors.in: Journal of Physics: Conference Series, vol. 38, pp. 49-52. [24]
K. Tsubaki, Y. Nakajima, T. Hanajiri, and H. Yamaguchi.2006.Proposal of Carbon Nanotube Inductors in: Journal of Physics: Conference Series, vol. 38, pp. 49-52. [25]
M.
M. H. a. S. Hauck.2009.The Future of Integrated Circuits: A Survey of Nanoelectronics,” Proceedings of the IEEE, Vol. 98, No. 1. pp. 11-38. [3]
M. H. a. S. Hauck.2009.The Future of Integrated Circuits: A Survey of Nanoelectronics in: Proceedings of the IEEE, Vol. 98, No. 1. pp. 11-38. [5]
M. Ouyang, J. Huang, C. L. Cheung, and C. M.2001. Lieber.Energy Gaps in “Metallic” Single-Walled Carbon Nanotubes in: Science, vol. 292, no. 5517, pp. 702 -705. [17]
M. S. Dresselhaus, G. Dresselhaus, and R. Saito.1992.Carbon fibers based on C_{60}14 8and their symmetry in:Physical Review B, vol. 45, no. 11, p. 6234. [18]
M. Budnik, A. Raychowclhury, A. Bansal, and K. Roy.2006.A high density, carbon nanotube capacitor for decoupling applications in: Proc. ACM/IEEE Design Automat. Conf., pp. 935-938. [22]
M. J. Biercuk, D. J. Monsma, C. M. Marcus, J. S. Becker, and R. G. Gordon.2003.Low-temperature atomic-layer-deposition lift-off method for microelectronic and nanoelectronic applications in: Applied Physics Letters. [36]
N.
N. Chimot, V. Derycke, M. F. Goffman, J. P. Bourgoin, H. Happy, and G. 14 9 Dambrine.2007.Gigahertz frequency flexible carbon nanotube transistors.in: Applied Physics Letters, vol. 91, no. 15, pp. 153111-3, Oct. [27]
N. Patil, J. Deng, H.P. Wong, and S. Mitra.2007.Automated Design of Misaligned-Carbon-Nanotube-Immune Circuits. In: Proc. ACM/IEEE Design Automat. Conf., San Diego, pp. 958-961. [45]
N. Patil, J. Deng, H.P. Wong, and S. Mitra.2007.Automated Design of Misaligned-Carbon-Nanotube-Immune Circuits,” in Proc. ACM/IEEE Design Automat. Conf., San Diego, CA: 2007, pp. 958-961. [59]
P.
P. McEuen, M. Fuhrer, and P. Hongkun, “Single-Walled Carbon Nanotube Electronics,” IEEE Trans. Nanotechnol., vol. 1, no. 1, pp. 78-85, Mar. 2002. [۱۴]
Q.
Q. Cao et al.2008.Medium-scale carbon nanotube thin-film integrated circuits on flexible plastic substrates in: Nature, vol. 454, no. 7203, pp. 495-500. [13]
Q. Cao et al.2008.Medium-scale carbon nanotube thin-film integrated circuits on flexible plastic substrates in: Nature, vol. 454, no. 7203, pp. 495-500. [28]
R.
R. I. Bahar.2006.Trends and Future Directions in Nano Structure Based Computing and Fabrication in: 24th International Conference on Computer Design, USA. [4]
R. F. Pease et al.2008.Lithography and Other Patterning Techniques for Future Electronics.in: Proceedings of the IEEE, vol. 96, issue 2, pp. 248– ۲۷۰٫ [۴۷]
Rahman F,Zaidi A.M,Anam N,Akter Aysha.2011.Performance evaluation of 32 nm CNT-OPAMP:Design,Characteristic Optimization and Comparison with CMOS Technology.Computer and Information Technology (ICCIT), 2011 14th International Conference on.pp:583-588. [۵۱]
Rahman F,Zaidi A.M,Anam N,Akter Aysha.2011. A Study on the Performance Evaluation of a CNT-OPAMP by Variation of SWNTs in the CNFET-Channel Region.Micro and Nanoelectronics (RSM), 2011 IEEE Regional Symposium on.pp:278-281. [۵۲]
S.
S. J. Tans, A. R. M. Verschueren, and C. Dekker.1998.Room-temperature transistor based on a single carbon nanotube in: Nature, vol. 393, no. 6680, pp. 49-52[8]
S. Iijima and T. Ichihashi.1993.Single-shell carbon nanotubes of 1-nm diameter in: Nature, vol. 363, no. 6430, pp. 603-605. [16]
S. J. Tans et al.1997.Individual single-wall carbon nanotubes as quantum wires in Nature, vol. 386, no. 6624, pp. 474-477. [29]
S. Heinze, J. Tersoff, R. Martel, V. Derycke, J. Appenzeller, and P. Avouris.2002.Carbon Nanotubes as Schottky Barrier Transistors in: Phys. Rev. Lett., vol. 89, no. 10, pp. 1068011-1068014. [32]
S. Heinze, J. Tersoff, R. Martel, V. Derycke, J. Appenzeller, and P. Avouris2002.Carbon Nanotubes as Schottky Barrier Transistors.in:Phys. Rev. Lett., vol. 89, no. 10, pp. 1068011-1068014. [49]
Stanford University Carbon Nanotube Field Effect Transistors (CNFET)
HSPICE Model.available from: http://nano.stanford.edu/license.php . [63]
T.
T. Durkop, S. A. Getty, E. Cobas, and M. S. Fuhrer.2004.Extraordinary Mobility in Semiconducting Carbon Nanotubes in: Nano Lett., vol. 4, no. 1, pp. 35-39. [40]
V.
V. Derycke, R. Martel, J. Appenzeller, and P. Avouris.2001.Carbon Nanotube Inter- and Intramolecular Logic Gates in: Nano Letters, vol. 1, no. 9, pp. 453-456. [9]
Y.
Y. Li, D. Mann, M. Rolandi, W. Kim, A. Ural, S. Hung, A. Javey, J. ao, D. Wang, E. Yenilmez, Q. Wang, J. F. Gibbons, Y. Nishi, H. Dai.2004.Preferential Growth of Semiconducting Single-Walled Carbon Nanotubes by a Plasma Enhanced CVD Method.in: Nano Letters, vol. 4, no. 2, pp. 317-321. [55]
Y.-. Tseng, K. Phoa, D. Carlton, and J. Bokor.2006.Effect of Diameter Variation in a Large Set of Carbon Nanotube Transistors. Nano Letter, vol. 6, pp. 1364-1368. [58]
Z.
Z. Chen et al.2006.An Integrated Logic Circuit Assembled on a Single Carbon Nanotube,” Science, vol. 311, no. 5768, p. 1735. [10]
Z. Yao, C. L. Kane, and C. Dekker.2000.High-Field Electrical Transport in Single-Wall Carbon Nanotubes in: Phys. Rev. Lett., vol. 84, no. 13, pp. 2941-2944. [39]
Abstract
The rapid enhancement of electronic circuits manufacturing technology and reach to nanotechnology border , along with the unexpected benefits to be followed for this technology , is placed many challenges in facing of electronics specialists. Some of these challenges are related to the process and technology of building electronic circuits and partly to the shrinking of transistors. Raise of these issues have made Researchers to think about new alternative materials for use in electronic circuits, alternative material to use instead of using transistors and silicon devices that are faced with this restrictions . One of the most likely alternatives to CMOS is transistors based on carbon nanotubes (CNFET) , which includes the neighboring semiconducting single-walled nanotubes that due to the excellent electronic properties , has the capability to replace the CMOS circuitry . These transistors are used in the construction of an OPAMP . in this thesis at first carbon nanotube transistor based on (CNFET), history, advantages and limitations of them are briefly discussed . next, we deal to study,design and analysis of CMOS OP-AMP and simulate the opamp charactristics using HSPICE at 50nm technology . Then silicon-based transistors (SI-FET) are exchanged with carbon nanotube based transistors (CNFET ) to creating CNFET-OPAMP and we simulate the characteristics of CNFET-OPAMP using Stanford compact model for the inner channels of single- walled nanotubes (SWNTs) based on carbon nanotube field effect transistors (CNFET), and finally a comparison between the characteristics of CMOS-OPAMP and CNFET-OPAMP offer a 35 % increase in the open-loop gain , 266 % increase in GBP, increased PM, increase the CMRR as much as 114 %, increase in the output slew rate by as much as 62 % and 476% reduction of power shows.
Keywords: transistors based on carbon nanotubes (CNFET), operational amplifier cmos (CMOS-OPAMP) and operational amplifier based on carbon nanotubes (CNFET-OPAMP), GBP, CMRR, slew rate,settling time
Islamic Azad University
Science and Research Branch of Hormozgan
Thesis of: M.Sc
On:
electronic
Subject :
Design and parametric analysis of operational amplifier in CMOS and CNFET technologies
Thesis Advisor:
Seyed Ali Hosseini Ph.D.
Consulting Advisor:
Mahmood Aleshams Ph.D.
By:
Hojat Moradi
۲۰۱۴-۲۰۱۳
