سمینار ارشد مهندسی برق الکترونیک: بررسی ساختارهای SiGe بر روی عایق (SGOI)
متن کامل پایان نامه مقطع کارشناسی ارشد رشته مهندسی برق الکترونیک

با عنوان : بررسی ساختارهای SiGe بر روی عایق (SGOI) برای کاربرد در فن آوری CMOS

در ادامه مطلب می توانید تکه هایی از ابتدای این پایان نامه را بخوانید
و در صورت نیاز به متن کامل آن می توانید از لینک پرداخت و دانلود آنی برای خرید این پایان نامه اقدام نمائید.
 

دانشگاه آزاد اسلامی
واحد تهران جنوب
دانشکده تحصیلات تکمیلی
“M.Sc” سمینار برای دریافت درجه کارشناسی ارشد
مهندسی برق – الکترونیک
عنوان:
بررسی ساختارهای SiGe بر روی عایق (SGOI) برای کاربرد در فن آوری CMOS
برای رعایت حریم خصوصی اسامی استاد راهنما،استاد مشاور و نگارنده درج نمی شود
تکه هایی از متن به عنوان نمونه : (ممکن است هنگام انتقال از فایل اصلی به داخل سایت بعضی متون به هم بریزد یا بعضی نمادها و اشکال درج نشود ولی در فایل دانلودی همه چیز مرتب و کامل است)
چکیده
در فصل اول کانال سیلسیمی تحت تنش و انواع روشهای ایجاد تنش در کانال بیان می شود.
در فصل دوم به بررسی فیزیک تنش در سیلسیم پرداخته می شود و تأثیر تنش روی نوارهای هدایت و ظرفیت و جزئیات مربوط به هر کدام از نوارهای ظرفیت و هدایت بیان می شود هم چنین به تأثیر تنش روی قابلیت حرکت نیز اشاره میشود.
در فصل سوم پیرامون ترانزیستورهای MOSFET سیلسیمی روی عایق توضیح داده می شود و سپس انواع این ماسفتها، ویژگیها، مزایا و معایب هر یک بررسی میگردد.
و در نهایت نیز به برخی از روش ها و رهیافتهای جدید که برای بهبود عملکرد ماسفت در آینده کاربرد دارد، اشاره می شود.
مقدمه:
در سال 1965، Gardon Moor پیش بینی کرد تعداد ترانزیستورها در مدار مجتمع، هر 18 تا 24 ماه، دو برابر میشود اما، به واسطه تکنولوژی قطعات پیشرفته این قانون در سالهای بعدی با چالشهای زیادی روبرو شد.
مزایای کوچک شدن ترانزیستورها عبارت است از: کاهش منبع تغذیه، افزایش سرعت و جریان ترانزیستورها و نرخ بالای جریان روشن به جریان خاموشی در ولتاژ منبع پایین تر.
با پیشرفت تکنولوژی به ناحیه ی زیر میکرون، حفظ بهبود عملکرد در هر تولیدی، فقط به وسیله انجام مقیاس، به مسئله مشکل و پیچیده ای تبدیل شده است. مقیاس کردن عمق و عرض نواحی سورس و درین، مقدار بار آزاد را کاهش می دهد و منجر به افزایش غیر قابل پذیرشی در مقاومت قطعه می شود. اثرات طفیلی بسیاری از جمله roll off ولتاژ آستانه، کاهش سد پتانسیل درین، سوراخ شدن ولتاژ آستانه، کاهش سد پتانسیل درین، سوراخ شدن کوتاه خوانده می شوند، در نهایت مقیاس کردن را محدود خواهند کرد. به علت این موانع تحقیقات 10 الی 15 سال اخیر، بر روی روشهای مؤثر برای حفظ عملکرد بالای قطعه و مصرف توان پایین، متمرکز شده است.
همان طور که گفته شد مزایای عملی مقیاس کردن به علت محدودیت های اقتصادی و فیزیکی در حال کاهش است و راه حل های جدیدی پیشنهاد شده است. یکی از این روش ها تغییر در کانال سیلسیمی ماسفت ها می باشد که امکان افزایش قابلیت حرکت حامل و به نوبه ی خود افزایش جریان را به وجود می

آورد. در مجموع ساختارهای چند کاناله با لایه های SiGe تحت تنش فشرده و سیلسیم تحت تنش کششی به طور متقارن قابلیت حرکت را برای هردوی الکترون و حفره افزایش خواهند داد و نیز تلفیق SOI به CMOS و استفاده از اکسید مدفون در زیر توده سیلسیم مزایایی شامل کاهش ظرفیت خازنی پیوند، افزایش چگالی مدار (به علت عایق بندی محکم) و کاهش قفل شدگی را ایجاد می کند. با پذیرش Si تحت تنش و SOI، نتیجه مطلوبی از ترکیب این تکنولوژی حاصل میشود.
فصل اول
سیلسیم تحت تنش
1-1) کانال سیلسیم تحت تنش
ایده استفاده از سیلسیم تحت تنش درکانال ماسفت تقریباًً به بیش از 2 دهه بر می گردد. جریان اشباع ماسفت به وسیله معادله زیر بیان میشود.
از این معادله می توان گفت: با کاهش طول کانال ترانزیستور، جریان افزایش می یابد. امروزه، مشکلات اثر طفیلی، ساخت قطعات با مقیاس بندی بیشتر را با مشکل مواجه کرده است. با توجه به معادله فوق دریافت میشود که از طریق قابلیت حرکت نیز می توان جریان ماسفت را افزایش داد. برای انجام این کار، می توان قطعه را روی یک لایه از سیلسیم تحت تنش ساخت. با داشتن یک کانال با سیلسیم تحت تنش قابلیت حرکت حامل در کانال افزایش می یابد. مزیت دیگر تکنولوژی سیلسیم تحت تنش این است که می توان یک شیب زیر آستانه ثابت را حفظ کرد. با استفاده از شیب زیر آستانه ثابت، یک قطعه می تواند برای داشتن ولتاژ آستانه بالاتری نسبت به حالت بدون تنش طراحی شود. با افزایش ولتاژ آستانه، جریان کم می شود اما، به طور هم زمان جریان حالت